如标题，2025 对我来说是变化很大的一年。但在这些起伏里，慢慢感悟到一句话：“无论去到哪里，都是我所在之地”。这种从容不是凭空出现的，而是在一次次变化中学会的——把自己安放在当下，让身体与此刻成为真正的落点。 于是恐惧不再主导脚步：能做的事尽力去做；无能为力的事学会放下，不再反复内耗。把注意力收回到眼前，专注正在发生的每一刻，尽可能把每一天都过得鲜活：对世界保持好奇，也对拥有的一切心怀珍惜。有道是唯易不易也。 1. 工作 没错，我又又又换工作了。与其说是工作本身的问题，不如说是想换一种生活的环境：在上海的那段时间…
1 背景 随着科学技术的飞速发展，工业领域对交流伺服电机性能的要求不断提高。凭借高功率因数和快速动态响应，永磁同步电机（PMSM）已在现代伺服系统中得到广泛应用。其控制系统通常由位置环、速度环和电流环组成，其中电流环位于最内层，其性能直接决定速度环和位置环的控制效果。 磁场定向控制（Field-Oriented Control，FOC），又称矢量控制（Vector Control），是一种高性能并且广泛使用的永磁同步电机的控制方法。矢量控制基于伏-秒平衡（volt-second balance）原理，通过控制三相电…
1 背景 在用户使用Xilinx SRIO Gen2 IP时，最关注的就是User Interface。因为用户只需理解User Interface，就能利用SRIO Gen2 IP实现数据的高速传输，而不需要关注RapidIO协议的过多细节。User Interface包含I/O端口集和三个可选端口。其中，任何支持的I/O事务（例如NWRITEs、NWRITE_Rs、SWRITEs、NREADs、RESPONSEs和DOORBELL）都通过I/O端口进行发送或接收。 I/O端口可以配置为两种模式：Condense…
1 背景 如今数字芯片（SoC/ASIC/FPGA）的设计日益复杂，验证工程师的角色也变得越来越重要。有效的验证流程可以在设计初期发现bug，从而显著提升设计的稳定性和正确性。 作为一名FPGA工程师，我发现用Verilog编写的简单testbench已无法满足复杂算法或逻辑的验证需求。Verilog编写的testbench通常非常臃肿且不灵活，不利于代码维护。此外，因为缺乏标准化结构，不同项目通常需要从头搭建验证平台，导致代码难以复用。同时，较差的验证平台结构会增加验证组件之间的耦合，导致对一个组件的修改可能影响…
1 背景 在Xilinx AXI 1G/2.5G Ethernet Subsystem IP中，使用了双通道AXI Stream接口设计，实现了数据流与控制流/状态流的分离。数据流用于传输以太网报文数据，控制流用于传输TX标志信息和校验指示信息，状态流用于传输报文的目的MAC地址和状态等信息。 IP示意图： 2 解析 2.1 TX Stream 如图所示，TX_data的ready信号需要等到TX_control的控制流信息被完全接收后才能拉高。因此，对于每一帧报文，IP必须先接收控制流信息，然后才能接收数据流。 …
1 背景 在FPGA的高速接口应用中，接口时序常常要求非常严格。因此，经常会利用IOB（I/O Block）中的IODelay资源对端口信号进行延时调整。单个IODelay所能提供的延时是有限的；当需要较长延时时，可以采用IODelay级联以实现更长时间的延时。 2 问题 在以太网工程应用中，为了对输出时钟TXC端口进行延时，采用了ODELAY3和IDELAY3级联。然而，在绑定I/O端口时，遇到了报错。 3 分析 由报错可知，TXC端口所需的IDELAY3的位置（BITSLICE_RX_TX_X0Y178）已被R…
1 背景 使用Zynq平台时，我们往往希望尽量提高PS端程序的运行速度。PS端DDR的数据传输速率对PS端运行速度有显著影响。例如，DDR读写速度慢会减缓处理器在数据读取或写入期间的效率，进而降低整体处理速度。因此，提升PS端DDR的数据传输速率是至关重要的。 2 问题 为了最大限度地提升Zynq MPSoC平台的性能，我们需要深入了解如何配置该平台，以尽量提高DDR的数据传输速率。 3 环境 硬件 主芯片：xczu4ev-sfvc784-2-i；DDR4：MT40A512M16LY-062E 软件 Vivado …
